Cadence (Nasdaq: CDNS) ประกาศความสำเร็จของโซลูชัน PHY และ Controller IP สำหรับมาตรฐาน PCI Express® 6.0 (PCIe® 6.0) ซึ่งพัฒนาบนกระบวนการผลิต TSMC N3 หลังสามารถผ่านการทดสอบตามข้อกำหนดมาตรฐานได้สำเร็จตั้งแต่ครั้งแรก (First-Pass Success) ภายในงาน PCI-SIG® Compliance Workshop ซึ่งจัดขึ้นเมื่อช่วงปลายเดือนกรกฎาคมที่ผ่านมา โดยงานดังกล่าวถือเป็นกิจกรรมทดสอบความสอดคล้องตามข้อกำหนด PCIe 6.0 อย่างเป็นทางการครั้งแรกของอุตสาหกรรม
ทั้งนี้ โซลูชันซับซิสเต็มแบบ x8 ของ Cadence ได้รับการทดสอบที่ความเร็วเต็มตามข้อกำหนด PCIe 6.0 ที่ 64 GT/s (GigaTransfers per second) โดยโซลูชันซับซิสเต็มแบบครบวงจร ซึ่งประกอบด้วย PHY และ Controller สามารถผ่านการทดสอบอย่างเป็นทางการตามข้อกำหนด PCIe 6.0 ได้ครบถ้วน และมีรายชื่ออยู่ใน PCI-SIG Integrators List เป็นที่เรียบร้อย
โครงสร้างพื้นฐานการเชื่อมต่อความเร็วสูง หัวใจสำคัญของ AI Factory
ท่ามกลางความต้องการด้านการเชื่อมต่อแบนด์วิธสูงที่เพิ่มขึ้นสำหรับระบบปัญญาประดิษฐ์ (AI) และการประมวลผลสมรรถนะสูง (High-Performance Computing: HPC) เทคโนโลยี PCIe 6.0 มีบทบาทสำคัญในการรองรับโครงสร้างพื้นฐานของศูนย์ข้อมูลและ AI Factory โดยสามารถนำไปใช้สำหรับการเชื่อมต่อการ์ดเร่งการประมวลผล (Accelerator Cards) อินเทอร์เฟซเครือข่าย (Network Interfaces) และอุปกรณ์จัดเก็บข้อมูล เพื่อรองรับการรับส่งข้อมูลความเร็วสูง
มาร์ค ลอยแนซ (Marc Loinaz) รองประธานฝ่ายวิจัยและพัฒนา High-Performance PHY กลุ่ม Silicon Solutions ของ Cadence กล่าวว่า “PCI Express เป็นเทคโนโลยีการเชื่อมต่อแบบ Scale-up ที่มีความสำคัญสำหรับศูนย์ข้อมูล AI/HPC และ AI Factory
โดยซับซิสเต็มสำหรับมาตรฐาน PCIe 6.0 ของ Cadence มอบประสิทธิภาพระดับชั้นนำ พร้อมการใช้พลังงานที่อยู่ในระดับต่ำที่สุดกลุ่มหนึ่งของอุตสาหกรรม ความสำเร็จจากการผ่านการทดสอบตั้งแต่ครั้งแรกครั้งนี้ช่วยยืนยันประสิทธิภาพของโซลูชัน PHY และ Controller แบบครบวงจรของเรา พร้อมสร้างความมั่นใจให้กับลูกค้าว่าเทคโนโลยีสามารถทำงานร่วมกับระบบอื่นได้อย่างเต็มรูปแบบ และมีความพร้อมสำหรับการผลิต”
ผนึกกำลังพันธมิตร ยกระดับความพร้อมของระบบนิเวศเทคโนโลยี
ความสำเร็จครั้งนี้สะท้อนถึงความสำคัญของการทำงานร่วมกันตั้งแต่ระยะเริ่มต้นของระบบนิเวศเทคโนโลยี เพื่อผลักดันมาตรฐานใหม่สู่ตลาด โดย Cadence ได้ทำงานอย่างใกล้ชิดร่วมกับ PCI-SIG ผู้ให้บริการอุปกรณ์และโซลูชันด้านการทดสอบ ตลอดจนพันธมิตรในอุตสาหกรรมตลอดช่วงหลายเดือนก่อนการจัดงาน PCI-SIG Compliance Workshop อย่างเป็นทางการ เพื่อทดสอบความสามารถในการทำงานร่วมกัน (Interoperability Testing) และช่วยระบุพร้อมแก้ไขประเด็นที่อาจเกิดขึ้นก่อนเข้าสู่กระบวนการประเมินอย่างเป็นทางการ
บริก เอเซย์ (Brig Asay) ผู้จัดการทั่วไป ฝ่าย Network Data Center ของ Keysight Technologies กล่าวว่า “ในขณะที่เทคโนโลยี PCIe 6.0 ช่วยขับเคลื่อนระบบ AI และการประมวลผลสมรรถนะสูงในยุคถัดไป การทดสอบความสอดคล้องตามมาตรฐานและความสามารถในการทำงานร่วมกันอย่างเข้มงวดถือเป็นปัจจัยสำคัญต่อความสำเร็จของระบบนิเวศ
ความสำเร็จของ Cadence ในการผ่านการทดสอบตั้งแต่ครั้งแรก สะท้อนให้เห็นทั้งคุณภาพของการพัฒนาซับซิสเต็ม PCIe 6.0 และประสิทธิผลของกระบวนการตรวจสอบอย่างครอบคลุมโดยใช้โซลูชันด้านการทดสอบและการวัดของ Keysight เรายินดีที่ได้สนับสนุนผู้นำในอุตสาหกรรมให้สามารถเร่งการนำเทคโนโลยี PCIe 6.0 ไปใช้งานได้อย่างมั่นใจ”
ขณะที่ อัล ยาเนส (Al Yanes) ประธานและประธานคณะกรรมการของ PCI-SIG กล่าวว่า “Cadence เป็นสมาชิกของ PCI-SIG มาอย่างยาวนาน และมีส่วนช่วยส่งเสริมการนำเทคโนโลยี PCIe ไปใช้งานอย่างต่อเนื่อง ความสำเร็จของ Cadence ในการผ่านข้อกำหนด PCIe 6.0 ครั้งนี้มีส่วนสำคัญต่อการพัฒนาสถาปัตยกรรมเทคโนโลยี PCIe ให้ก้าวหน้าต่อไป”
ผู้พัฒนาชิป AI เชื่อมั่น เลือกใช้เทคโนโลยี PCIe 6.0 ของ Cadence
การผ่านการทดสอบตามข้อกำหนดมาตรฐาน PCIe 6.0 ครั้งนี้ยังช่วยสร้างความมั่นใจให้กับผู้พัฒนาชิปและผู้ให้บริการระบบบนชิป (SoC) ในการนำเทคโนโลยีไปใช้งาน โดย โธมัส โซเมอร์ส (Thomas Sohmers) ประธานเจ้าหน้าที่ฝ่ายเทคโนโลยี (CTO) ของ Positron AI กล่าวว่า บริษัทได้เลือกใช้สิทธิ์เทคโนโลยี SerDes IP สำหรับมาตรฐาน PCIe 6.0 ของ Cadence เพื่อนำไปใช้กับชิปตัวเร่งการประมวลผล AI Inference ของบริษัท
“โซลูชันซับซิสเต็ม PCIe 6.0 แบบครบวงจรของ Cadence ที่พัฒนาขึ้นบนซิลิคอน พร้อมการทดสอบความสามารถในการทำงานร่วมกัน (Interoperability Testing) อย่างเข้มข้น ช่วยสร้างความมั่นใจให้เราว่าอินเทอร์เฟซ PCIe 6.0 จะสามารถรองรับความต้องการด้านการเชื่อมต่อแบนด์วิธสูงสำหรับการประมวลผล Transformer Workloads ของเราได้”
จุดเด่นสำคัญของโซลูชัน Cadence PCIe 6.0 ประกอบด้วย
1. Complete Subsystem Solution – โซลูชันซับซิสเต็มแบบครบวงจรที่รวมทั้ง PHY และ Controller ซึ่งพัฒนาบนซิลิคอน
2. ADC and DSP-Based Equalization – เทคโนโลยี Equalization ที่ทำงานบนพื้นฐานของ ADC และ DSP
3. Firmware-Optimized SerDes Operation – การทำงานของ SerDes ที่ได้รับการปรับแต่งด้วยเฟิร์มแวร์
4. Multi-Protocol Flexibility and Support – รองรับการทำงานที่ยืดหยุ่นกับหลากหลายโปรโตคอล
5. Optimized for Low Power – ออกแบบและปรับแต่งเพื่อการใช้พลังงานต่ำ พร้อมรองรับ Engineering Change Notices (ECNs) ล่าสุดของ PCI-SIG
6. x8 Configuration on TSMC N3 – ผ่านการรับรองสำหรับคอนฟิกูเรชัน x8 บนกระบวนการผลิต TSMC N3
ปัจจุบัน โซลูชันซับซิสเต็ม PCIe 6.0 แบบครบวงจรของ Cadence ซึ่งประกอบด้วย PHY และ Controller พร้อมให้ผู้พัฒนาระบบบนชิป (SoC) นำไปใช้ในการออกแบบผลิตภัณฑ์แล้ว นอกจากนี้ Cadence ยังมีพอร์ตโฟลิโอโซลูชันเทคโนโลยี PCIe ที่ครอบคลุมถึงมาตรฐาน PCIe 7.0 เพื่อตอบโจทย์การพัฒนาเทคโนโลยี PCIe ในยุคถัดไป
สำหรับข้อมูลเพิ่มเติมเกี่ยวกับ Cadence IP สำหรับเทคโนโลยี PCIe 6.0 สามารถดูรายละเอียดได้ที่ Cadence PCIe 6.0 and CXL PHY: https://www.cadence.com/en_US/home/tools/silicon-solutions/design-ip/pcie-and-compute-express-link/phy-for-pcie-and-cxl/phy-for-pcie-6-and-cxl.html